超大積體電路之低功率及快速測試架構之探討

淡江大學機構典藏 > 工學院 > 電機工程學系暨研究所 > 研究報告 > Item 987654321/7646

請使用永久網址來引用或連結此文件: https://tkuir.lib.tku.edu.tw/dspace/handle/987654321/7646

題名:	超大積體電路之低功率及快速測試架構之探討
其他題名:	A Novel Hardware Architecture for Low Power and Rapid Testing of VLSI Circuits
作者:	饒建奇
貢獻者:	淡江大學電機工程學系
關鍵詞:	內建自我測試;輸出回應訊號分析器;測試向量產生器;線性回溯移位暫存器
日期:	2007
上傳時間:	2010-04-15 14:36:05 (UTC+8)
摘要:	由於製程與封裝技術快速發展，使得單晶片系統成為一個趨勢，它是將整個系統所能執行的功能都由一矽晶片來實現，以至於要從外部來測試系統有沒有發生錯誤和缺陷變的非常困難了。所以大部份的設計者在設計晶片的過程中就會將測試的電路也一併加入，也就是所謂的可測試設計。內建自我測試是屬於可測試設計的其中一種方法。BIST 的架構裡包含了輸出回應訊號分析器，測試向量產生器，在此我們所使用的是線性回溯移位暫存器，來當作測試向量產生器。由於測試向量是由假性隨機測試向量產生器所產生的，所以需要比較長的時間以及較多的功率消耗，另外，亦無法得到較高的錯誤涵蓋率，而且一些無效的測試向量也會使得測試時間變長，因此為了縮短測試長度，亦即測試時間降低以及測試期間的功率消耗，我們修改了掃瞄鏈架構，使其可以依照測試需求而縮短長度，另外我們也使用ATPG 產生的關鍵測試向量來做掃瞄電路架構的更改，進而改進整理測試長度以及錯誤涵蓋率。在本計劃中，我們修改傳統BIST 測試環境，以及提出搭配的近似演算法。本計畫可以降低測試應用時間以及測試功率的消耗。經過我們提出的演算法後，我們會將測試向量分成數個測試組合排程，然後將此結果對應至我們提出的硬體架構。
顯示於類別:	[電機工程學系暨研究所] 研究報告

文件中的檔案:

檔案	描述	大小	格式	瀏覽次數
962221E032058.pdf		192Kb	Adobe PDF	683	檢視/開啟

在機構典藏中所有的資料項目都受到原著作權保護.

TAIR相關文章

資料載入中.....