Low voltage low power high-speed BiCMOS multiplier

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题名:	Low voltage low power high-speed BiCMOS multiplier
其它题名:	低功率低電壓高速度之雙載子金氧半電晶體乘法器
作者:	鄭國興;Cheng, Kuo-hsing;Yeha, Yu-kwang;Lian, Farn-sou
贡献者:	淡江大學電機工程學系
日期:	1998
上传时间:	2010-04-15 10:46:48 (UTC+8)
出版者:	Institute of Electrical and Electronics Engineers (IEEE)
摘要:	A 16×16-bit parallel multiplier fabricated in a 1.0 μm BiCMOS technology is described. The chip uses a modified array scheme incorporated with Booth's algorithm to reduce the adding stages of partial products. The combination of CMOS and BiCMOS circuits and advanced arithmetic architecture achieve a multiplication time of 32.74 ns while dissipation only 298 μW at 2.5 V supply voltage operation
關聯:	Electronics, Circuits and Systems, 1998 IEEE International Conference on (Volume:2 ), pp.49-50
DOI:	10.1109/ICECS.1998.814820
显示于类别:	[電機工程學系暨研究所] 會議論文

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