隨著半導體產業快速發展，系統晶片(System on Chip)的想法逐漸發展成型，一顆系統晶片包含了微處理器(CPU)、數位訊號處理器(DSP)、記憶體等基本部分，隨著應用在不同領域也會加入不同的模組如無線辨識系統(RFID)、衛星定位系統(GPS)、影像解碼器(Video Decoder)等，如此一來在一塊晶片上面將包含了許多的矽智財(IP, Intellectual Properties)，不過，當晶片是經由各種矽智財所組合而成時，晶片的測試就變的格外的重要和困難。 爲了完整的測試矽智財，我們必須加上測試接收機制(TAM, Test Access Machine)、測試包裝機制(Test Wrapper)、內部掃描串(Internal Scan Chains)等機制。測試向量與控制訊號將藉由測試接收機制從系統晶片的接腳到矽智財輸入(輸出)接腳與內部掃描串，內部掃描串的功用主要是用來使矽智財內部暫存器可以被外部的系統晶片讀取，測試包裝機制的使用可以確保所有的矽智財是獨立被測試。爲了達到百分之百的錯誤涵蓋率，需要使用非常大量的測試向量，將這些測試向量位移到掃描串將需要大量的時間，因此需要一個好的測試排程來降低這些轉移的時間。 此篇論文主要是在設計測試排程的部份，在這篇論文裡面我們提出了一個架構與有效的方法來決定系統晶片的排程，我們參考虛擬測試接收機制(Virtual TAM)提出了虛擬控制訊號(Virtual Control Signal)的架構，我們使用這個架構來有效的增加測試寬度(TAM Widths)，我們的方法結合了傳統的掃描串列與多重輸入串架構(RMSC, Reconfigurable Multiple Scan Chains)且配合上改良的TR-Architecture演算法。TR-Architecture演算法分為四個步驟來處理測試排程分別為：(1) Creating a Start Solution (2) OPTIMIZE-BOTTOMUP (3) OPTIMIZE-TOPDOWN (4) Reshuffle。我們基於這些步驟再加上兩個演算法配合，以達到降低測試時間的目的。我們將我們提出的方法用在ITC’02 SOC TEST Benchmarks，獲得了較好的測試時間。 In modern system-on-a-chip (SOC) design, a chip always contains multiple cores. The method of testing the chip becomes an important issue. In order to test the chip completely, a test access machine (TAM), test wrapper for each core and internal scan chains within each core is required. Test data and test control signal will be sent to I/O and internal scan chains from SOC pins by TAM. Internal scan chain allows the registers to be transparent. The test wrapper is used to confirm that each core at SOC chip can be tested independently. For one hundred percent of test coverage, it needs a large number of test patterns. Shifting those test data into scan chains will take a significant amount of time. Therefore a test schedule is required to reduce test application time. This paper presents a framework and an efficient method to determine SOC test schedules. We increase the test TAM widths by the framework. Our method deals with the traditional scan chains and reconfigurable multiple scan chains. Experimental results for ITC’02 SOC TEST Benchmarks show that we obtain better test application time when compared to previously published algorithms.
