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    顯示 11 項.

    類別 日期 題名 作者 檔案
    [資訊管理學系暨研究所] 會議論文 1987-01 A graph based logic validation system Lee, Shyh-horng; 廖賀田; Liaw, Heh-tyan; Lin, Chen-shang
    [資訊管理學系暨研究所] 會議論文 1989-06 VVDS : a verification/diagnosis system for VHDL 廖賀田; Liaw, Heh-tyan; Tran, Kim-thu; Lin, Chen-shang
    [資訊管理學系暨研究所] 會議論文 1989-12 Efficiency analysis for the representation of general boolean functions using ordered binary decision diagram 廖賀田; Liaw, Heh-tyan; Lin, Chen-shang
    [資訊管理學系暨研究所] 會議論文 1990-11 Efficient automatic diagnosis of digital circuits 廖賀田; Liaw, Heh-tyan; Tsaih, Jia-horng; Lin, Chen-shang
    [資訊管理學系暨研究所] 會議論文 1991-12 Boolean resubstitution with ATPG 張昭憲; Chang, Jau-shien; 林呈祥; Lin, Chen-shang
    [資訊管理學系暨研究所] 期刊論文 1992-06-01 On the OBDD-representation of general Boolean functions 廖賀田; Liaw, Heh-tyan; Lin, Chen-shang
    [資訊管理學系暨研究所] 會議論文 1992-11-26 Test set compaction for combinational circuits 張昭憲; Chang, Jau-shien; 林呈祥; Lin, Chen-shang
    [資訊管理學系暨研究所] 會議論文 1994-10-02 A test clock reduction method for scan-designed circuits 張昭憲; Chang, Jau-shien; 林呈祥; Lin, Chen-shang
    [資訊管理學系暨研究所] 會議論文 1994-11-16 Test time reduction for scan-designed circuits by sliding compatibility 張昭憲; Chang, Jau-shien; 林呈祥; Lin, Chen-shang
    [資訊管理學系暨研究所] 期刊論文 1995-01-01 Test time reduction for scan-designed circuits by sliding compatibility 張昭憲; Chang, Jau-shien; Lin, Chen-shang
    [資訊管理學系暨研究所] 期刊論文 1995-11-01 Test set compaction for combinational circuits 張昭憲; Chang, Jau-shien; Lin, Chen-shang

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